A.敏感條件成立或等待條件成立
B.更新進(jìn)程中的信號(hào)值
C.退出被激活的進(jìn)程
D.執(zhí)行每一個(gè)被激活的進(jìn)程,直到被再次掛起
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A.帶DELAYED(time)屬性的信號(hào)
B.帶STABLE(time)屬性的信號(hào)SIGNAL
C.帶QUIET (time)屬性的信號(hào)SIGNAL
D.帶TRANSITION屬性的信號(hào)SIGNAL
A.Signal_name’EVENT
B.Signal_name’ACTIVE
C.Signal_name’FIRST_EVENT
D.Signal_name’LAST_ACTIVE
A.Array_name’LEFT(n)
B.Array_name’High(n)
C.Array_name’Middle(n)
D.Array_name’Low(n)
A.Type_name’High
B.Type_name’Low
C.Type_name’Middle
D.Type_name’Left
A.數(shù)值屬性(Value Attributes)
B.過(guò)程屬性(Process Attributes)
C.函數(shù)屬性(Function Attributes)
D.信號(hào)屬性(Signal Attributes)
最新試題
VHDL可以用于描述以下哪些元素?()
PSpice中的仿真類型可以包括()。
當(dāng)電路中電源噪聲較大時(shí),可以采取什么措施減小電源噪聲對(duì)音頻放大器的影響?
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調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的周期?
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的階梯個(gè)數(shù)?
若階梯波電路輸出正階梯,如何改進(jìn)設(shè)計(jì)?
簡(jiǎn)述Vivado設(shè)計(jì)流程。
VHDL中的選擇(Case)語(yǔ)句用于根據(jù)輸入信號(hào)的值執(zhí)行不同的操作,類似于編程語(yǔ)言中的if語(yǔ)句。