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問答題假定一個32位微處理器的外部處理器總線的寬度為16位，總線時鐘頻率為40MHz，假定一個總線事務(wù)的最短周期是4個總線時鐘周期，該處理器的最大數(shù)據(jù)傳輸率是多少？如果將外部總線的數(shù)據(jù)線寬度擴(kuò)展為32位，那么該處理器的最大數(shù)據(jù)傳輸率提高到多少？這種措施與加倍外部總線時鐘頻率的措施相比，哪種更好？

參考答案： 一次總線事務(wù)至少為4×1/40M（秒），只能傳送16位數(shù)據(jù)，
故處理器最大數(shù)據(jù)傳輸率為：2B/（4×1/40M...

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1.問答題 VAX SBI總線采用分布式的自舉裁決方案，總線上每個設(shè)備有惟一的優(yōu)先級，而且被分配一根獨立的總線請求線REQ，SBI有16根這樣的請求線（REQ0，…REQ15），其中REQ0優(yōu)先級最高，請問：最多可有多少個設(shè)備連到這樣的總線上？為什么？

參考答案：

2.問答題假設(shè)一個同步總線的時鐘頻率為50MHz，總線寬度為32位，該總線的最大數(shù)據(jù)傳輸率為多少？若要將該總線的帶寬提高一倍，可以有哪幾種方案？

參考答案：

最大數(shù)據(jù)傳輸率為：4B×50M=200MB/s
方案一：將時鐘頻率提高一倍；
方案二：將總線寬度提高一倍。

3.問答題 假設(shè)有一段程序的核心模塊中有五條分支指令，該模塊將會被執(zhí)行成千上萬次，在其中一次執(zhí)行過程中，五條分支指令的實際執(zhí)行情況如下（T：Taken；N：notTaken）。分支指令1（B1）：T–T–T。分支指令2（B2）：N–N–N–N。分支指令3（B3）：T–N–T–N–T–N。分支指令4（B4）：T–T–T–N–T。分支指令5（B5）：T–T–N–T–T–N–T。假定各個分支指令在每次模塊執(zhí)行過程中實際執(zhí)行情況都一樣，并且動態(tài)預(yù)測時，每個分支指令都有各自的預(yù)測表項，每次執(zhí)行時的初始預(yù)測位都相同。請給出以下幾種預(yù)測方案的預(yù)測準(zhǔn)確率。
（1）靜態(tài)預(yù)測，總是預(yù)測轉(zhuǎn)移（Taken）。
（2）靜態(tài)預(yù)測，總是預(yù)測不轉(zhuǎn)移（notTaken）。
（3）一位動態(tài)預(yù)測，初始預(yù)測轉(zhuǎn)移（Taken）。
（4）二位動態(tài)預(yù)測，初始預(yù)測弱轉(zhuǎn)移（Taken）。

參考答案：

4.問答題 假設(shè)數(shù)據(jù)通路中各主要功能單元的操作時間為：存儲單元：200ps；ALU和加法器：100ps；寄存器堆讀口或?qū)懣冢?0ps。程序中指令的組成比例為：取數(shù)25%、存數(shù)10%、ALU52%、分支11%、跳轉(zhuǎn)2%。假設(shè)時鐘周期取存儲器存取時間的一半，MUX、控制單元、PC、擴(kuò)展器和傳輸線路等的延遲都忽略不計，則下面的實現(xiàn)方式中，哪個更快？快多少？
（1）單周期方式：每條指令在一個固定長度的時鐘周期內(nèi)完成；
（2）多周期方式：每類指令時鐘數(shù)：取數(shù)-7，存數(shù)-6，ALU-5，分支-4，跳轉(zhuǎn)-4；
（3）流水線方式：取指1、取指2、取數(shù)/譯碼、執(zhí)行、存取1、存取2、寫回7段流水線；沒有結(jié)構(gòu)冒險；數(shù)據(jù)冒險采用“轉(zhuǎn)發(fā)”技術(shù)處理；load指令與后續(xù)各指令之間存在依賴關(guān)系的概率分別1/2、1/4、1/8、…；分支延遲損失時間片為2，預(yù)測準(zhǔn)確率為75%；不考慮異常、中斷和訪問失效引起的流水線冒險。

參考答案：

5.問答題 在一個采用“取指、譯碼/取數(shù)、執(zhí)行、訪存、寫回”的五段流水線中，若檢測結(jié)果是否為“零”的操作在執(zhí)行階段進(jìn)行，則分支延遲損失時間片（即分支延遲槽）為多少？以下一段MIPS指令序列中，在考慮數(shù)據(jù)轉(zhuǎn)發(fā)的情況下，哪些指令執(zhí)行時會發(fā)生流水線阻塞？各需要阻塞幾個時鐘周期？

參考答案：