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填空題一個完整的Verilog HDL設(shè)計模塊包括：（）、（）、（）和（）4個部分。

1.填空題一個基本的Verilog HDL程序由（）構(gòu)成。

2.單項(xiàng)選擇題VHDL的STD庫包含TEXTIO程序包，它們是文件（）程序包。

A.輸入
B.輸入/輸出
C.輸出
D.編輯

3.單項(xiàng)選擇題在VHDL中，下列用法中可以綜合的是（）。

A.WAIT
B.WAIT FOR
C.WAIT ON
D.WAIT UNTIL

4.單項(xiàng)選擇題在VHDL中，可以用“*”和除“/”算術(shù)運(yùn)算的操作數(shù)據(jù)是（）。

A.INTEGER
B.STD_LOGIC
C.BIT_VECTOR
D.BOOLEAN

5.單項(xiàng)選擇題在VHDL中，加”+”和減”-“算術(shù)運(yùn)算的操作數(shù)據(jù)是（）數(shù)據(jù)類型。

A.整型
B.實(shí)型
C.整型或?qū)嵭?br /> D.任意類型