單項選擇題在Verilog HDL中，連續(xù)賦值語句的關(guān)鍵字是（）。
A.assign
B.ASSIGN
C.Assign
D.以上均可
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1.單項選擇題在Verilog HDL的設(shè)計模塊中，最常用的寄存器型變量是（）型變量。
A.reg
B.nets
C.reg或nets
D.integer
2.單項選擇題在Verilog HDL的并接操作運算中，已知A=8`b11010001，B=8`b10100010，則{A[3：0]，B[5：2]}的結(jié)果是（）。
A.8`b11010001
B.8`b101000010
C.8`b00011000
D.8`b11110000
3.單項選擇題在Verilog HDL的并接操作運算中，用符號”<<”實現(xiàn)對操作數(shù)的（）操作。
A.邏輯右移
B.算術(shù)右移
C.邏輯左移
D.算術(shù)左移
4.單項選擇題在Verilog HDL的轉(zhuǎn)移操作運算中，用符號”>>”實現(xiàn)對操作數(shù)的（）操作。
A.邏輯右移
B.算術(shù)右移
C.邏輯左移
D.算術(shù)左移
5.單項選擇題在VerilogHDL的縮減操作運算中，設(shè)A=8`b11010001，則”〡A”的運算結(jié)果為（）。
A.0
B.1
C.x
D.z
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Cadence/OrCAD PSpice中的元件屬性表用于設(shè)置元件的（）。
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