單項(xiàng)選擇題下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名（）。

A.OR
B.VARIABLE
C.SIGNAL
D.OUT1


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3.單項(xiàng)選擇題下列語(yǔ)句中，不屬于并行語(yǔ)句的是：（）。

A.進(jìn)程語(yǔ)句
B.CASE語(yǔ)句
C.元件例化語(yǔ)句
D.WHEN…ELSE…語(yǔ)句

4.單項(xiàng)選擇題對(duì)于信號(hào)和變量的說(shuō)法，哪一個(gè)是不正確的：（）。

A.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元
B.變量的賦值是立即完成的
C.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用
D.變量和信號(hào)的賦值符號(hào)不一樣

5.單項(xiàng)選擇題下列哪個(gè)流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：（）。

A.原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試
B.原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試
C.原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試
D.原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試