多項選擇題狀態(tài)機剩余狀態(tài)的處理差異會不同程度的耗用邏輯資源,那么為了設(shè)計安全、穩(wěn)定性好的狀態(tài)機,設(shè)計過程中需要考慮哪些因素?()
A.選用狀態(tài)機的結(jié)構(gòu)類型
B.狀態(tài)機編碼方式選擇
C.狀態(tài)機容錯技術(shù)及系統(tǒng)的工作速度
D.資源利用率
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1.多項選擇題以下屬于文件操作的系統(tǒng)任務(wù)有()。
A.$fopen
B.$fstrobe
C.$fdisplay
D.$fmonitor
2.多項選擇題以下屬于ModelSim中Verilog仿真波形顯示數(shù)據(jù)格式的是()。
A.Binary
B.Octal
C.Decimal
D.Unsigned
E.Hexadecimal
3.多項選擇題啟動TestBench仿真后,在全程編譯中,以下哪些被執(zhí)行?()
A.針對工程設(shè)計文件進行編譯和綜合
B.檢查TestBench程序的錯誤
C.生成用于完成時序仿真的網(wǎng)表文件
D.彈出仿真波形
4.多項選擇題以下屬于Verilog仿真流程的是()。
A.程序輸入
B.程序編譯
C.仿真庫管理
D.仿真
E.波形或數(shù)據(jù)的結(jié)果顯示
5.多項選擇題由于狀態(tài)機的剩余狀態(tài)的處理會不同程度的耗用邏輯資源,要求狀態(tài)機設(shè)計過程中需要考慮:()。
A.選用狀態(tài)機的結(jié)構(gòu)類型
B.狀態(tài)機編碼方式選擇
C.狀態(tài)機容錯技術(shù)幾系統(tǒng)的工作速度
D.資源利用率
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PSpice中的仿真類型可以包括()。
題型:單項選擇題
Verilog HDL可以用于描述以下哪些元素?()
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階梯波電路中比較器電路的作用如何?
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Vivado軟件提供哪些功能?()
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在Cadence/OrCAD PSpice中,用于表示電阻器的元件是()。
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調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的階梯個數(shù)?
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Vivado中,設(shè)計電路的輸入可以使用以下哪種方式?()
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