A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
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A.在時間和數(shù)值變化上都是離散的信號;
B.在時間和數(shù)值變化上都是連續(xù)的信號;
C.屬于二值信號,用高電平和電平來表示;
D.無規(guī)律變化信號。
A.小規(guī)模集成電路(SSI)
B.中規(guī)模集成電路(MSI)
C.大規(guī)模集成電路(LSI)
D.超大規(guī)模集成電路(VLSI)
A.接相應的邏輯電平
B.與有用輸入端并接
C.懸空
D.接電源
A.TTL
B.ECL
C.HTL
D.I2L
A.高電平
B.低電平
C.高阻
D.失效
最新試題
若停電數(shù)分鐘后恢復供電,()中的信息能夠保持不變。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體?是否可以有多個實體和結(jié)構(gòu)體?簡述它們的作用。
利用2個74LS138和1個非門,可以擴展得到1個()線譯碼器。
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號,要求輸入每變化20mV,輸出信號的最低位(LSB)發(fā)生變化,應選用()位ADC。
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
試提出數(shù)字頻率計的三種設計方案,比較各種方案的特點。如果用HDPLD來實現(xiàn),設計方案是最佳嗎?簡述理由。
用1M×4的DRAM芯片通過()擴展可以獲得4M×8的存儲器。
與倒T形電阻網(wǎng)絡DAC相比,權電流網(wǎng)絡D/A轉(zhuǎn)換器的主要優(yōu)點是消除了()對轉(zhuǎn)換精度的影響。
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù),需要增加若干個()。