A.INTn
B.NMI
C.INTR
D.單步中斷
您可能感興趣的試卷
你可能感興趣的試題
A.工作于方式2，計(jì)數(shù)初值為100
B.工作于方式3，計(jì)數(shù)初值為100
C.工作于方式2，計(jì)數(shù)初值為100H
D.工作于方式3，計(jì)數(shù)初值為100H
A.CF
B.ZF
C.DF
D.IF
A.SI
B.DI
C.BP
D.BX
A.8253
B.8255
C.8288
D.8282
A.4
B.8
C.16
D.32
最新試題
指令LEA BX，TABLE等價(jià)于指令MOV BX，OFFSET TABLE。（）
按照是否需要刷新操作分類(lèi)，RAM可分為（）和（）。
在嵌入式應(yīng)用系統(tǒng)中，模擬I2C時(shí)序擴(kuò)展比硬件I2C通信擴(kuò)展具有更大的靈活性。
容量為8K×8bit的存儲(chǔ)器芯片，該芯片的地址線(xiàn)有（）根，數(shù)據(jù)線(xiàn)有（）根。
假設(shè)在增計(jì)數(shù)模式下的計(jì)數(shù)時(shí)鐘為12MHz，定時(shí)1s如何實(shí)現(xiàn)（）。
在一個(gè)較短的時(shí)間間隔內(nèi)，CPU訪問(wèn)存儲(chǔ)器時(shí)，無(wú)論是存取指令還是存取數(shù)據(jù)，所訪問(wèn)的存儲(chǔ)單元都趨于聚集在一個(gè)較小的連續(xù)區(qū)域中，而對(duì)此范圍以外的地址訪問(wèn)甚少的現(xiàn)象就稱(chēng)為程序訪問(wèn)的（）性。
只要讀取8086CPU存儲(chǔ)器偶地址存儲(chǔ)體內(nèi)容時(shí)，BHE#=1，A0=0。（）
要組成32M×8bit的存儲(chǔ)器，需要1M×4bit的存儲(chǔ)芯片共（）片。
SPI總線(xiàn)的4個(gè)信號(hào)是（）、（）、（）和/CS或/SS。
I2C總線(xiàn)的通信速率僅由主機(jī)確定。