單項(xiàng)選擇題在VHDL語(yǔ)言中，變量的賦值符是（）。

A.=
B.：=
C.＜=
D.==


你可能感興趣的試題

2.單項(xiàng)選擇題在VHDL語(yǔ)言中，不同類(lèi)型的數(shù)據(jù)是（）的。

A.可以進(jìn)行運(yùn)算和直接代入
B.不能進(jìn)行運(yùn)算和直接代入
C.不能進(jìn)行運(yùn)算但可以直接代入
D.可以進(jìn)行運(yùn)算但不能直接代入

4.單項(xiàng)選擇題結(jié)構(gòu)體中的變量應(yīng)在VHDL程序中（）部分給予說(shuō)明。

A.結(jié)構(gòu)體對(duì)應(yīng)的實(shí)體的端口表中
B.結(jié)構(gòu)體中關(guān)鍵詞BEGIN前
C.結(jié)構(gòu)體中關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

5.多項(xiàng)選擇題在VHDL程序中，以下4個(gè)部分，（）可以有順序執(zhí)行語(yǔ)句。

A.結(jié)構(gòu)體（ARCHITECTURE）
B.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN前
C.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

最新試題

TTL與非門(mén)輸出低電平的參數(shù)規(guī)范值是（）

題型：?jiǎn)雾?xiàng)選擇題

什么是觸發(fā)器的空翻現(xiàn)象，如何避免空翻？

題型：?jiǎn)柎痤}

具有“有1出0、全0出1”功能的邏輯門(mén)是（）

題型：?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

題型：?jiǎn)雾?xiàng)選擇題

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線(xiàn)。

題型：?jiǎn)雾?xiàng)選擇題

TTL與非門(mén)輸入短路電流IIS的參數(shù)規(guī)范值是（）。

題型：?jiǎn)雾?xiàng)選擇題

以下代碼中為無(wú)權(quán)碼的為（）。

題型：?jiǎn)雾?xiàng)選擇題

試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來(lái)實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡(jiǎn)述理由。

題型：?jiǎn)柎痤}