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單項選擇題?FPGA實現(xiàn)DDS架構(gòu)的設(shè)計如圖所示，包括分頻器、地址發(fā)生器及波形存儲器，分頻系數(shù)divider[15..0]、步長freq[1..0]，改變哪個參數(shù)可以改變輸出信號的頻率？（）

A.freq[1..0]
B.clk
C.divider[15..0]
D.rst

1.單項選擇題DDS是一種基于全數(shù)字技術(shù)，從（）概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。

A.地址
B.頻率
C.相位
D.存儲

2.單項選擇題圖示時序路徑，其數(shù)據(jù)建立需求時間為（）。

A.捕獲沿+T_clk2-T_su
B.捕獲沿+T_clk1+T_su
C.捕獲沿+T_clk2+T_su
D.捕獲沿+T_clk1-T_su

3.單項選擇題實現(xiàn)y=a0×b0+a1×b1+a2×b2+a3×b3，若采用并行和串行運算需要采用的乘法器個數(shù)分別為（）。?

A.1、4
B.4、4
C.1、1
D.4、1

4.單項選擇題圖中所示設(shè)計，若M₁，M₂和A₁的延遲時間均為Tpd、每級寄存器R₁-R₉的觸發(fā)時間均為Tco，則其首次延遲和吞吐延遲分別為（）。

A.3×（Tpd+Tco）、Tpd+Tco
B.3×（Tpd+Tco）、3×（Tpd+Tco）
C.Tpd+Tco、3×（Tpd+Tco）
D.Tpd+Tco、Tpd+Tco

5.單項選擇題?圖中所示設(shè)計，若M₁，M₂和A₁的延遲時間均為Tpd，則其首次延遲和吞吐延遲分別為（）。

A.Tpd、Tpd
B.3Tpd、Tpd
C.Tpd、3Tpd
D.3Tpd、3Tpd