單項選擇題Verilog Test Bench為待測模塊的所有輸出信號定義信號名和數(shù)據(jù)類型，要求其數(shù)據(jù)類型必須是（）類型。

A.Reg
B.Wire
C.input
D.output


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2.單項選擇題ADC 0809采樣結(jié)束后需要通過LOCK向鎖存器LATCH發(fā)出鎖存信號，以便將輸出口的D[7：0]8位數(shù)據(jù)鎖存起來，下列程序當中能夠?qū)崿F(xiàn)數(shù)據(jù)鎖存功能的是（）。

A.always@（posedge LOCK）if （LOCK）REGL<=D
B.always@（posedge LOCK）if （!LOCK）REGL<=D
C.always@（posedge RST）if （!LOCK）REGL<=D
D.always@（posedge RST or posedge LOCK ）if （!LOCK）REGL<=D

3.多項選擇題在同步數(shù)字系統(tǒng)設(shè)計中，優(yōu)化速度，其實是（）。

A.提高系統(tǒng)時鐘頻率
B.減低組合電路復(fù)雜度
C.節(jié)省資源
D.去掉競爭冒險現(xiàn)象

5.單項選擇題下列代碼（*synthesis，keep*）reg[3：0]X；含義為（）。

A.定義矢量X為寄存器類型
B.綜合優(yōu)化矢量X
C.規(guī)定矢量X為測試端口，需要保留
D.為矢量X定義引腳鎖定