A.DDR2采用了支持1.8V電壓的SSTL-18電平標準
B.DDR2采用的是FBGA封裝
C.DDR2內(nèi)存可進行4bit預讀取
D.相對DDR,DDR2的功耗和發(fā)熱量更低
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A.如果CPU掛兩片DDR2顆粒時拓撲建議采用對稱的T型結(jié)構(gòu),分支端靠近信號的接收端
B.串聯(lián)電阻靠近驅(qū)動端放置(5mm以內(nèi)),并聯(lián)電阻靠近接收端放置(5mm以內(nèi))
C.布局布線要保證所有地址、控制信號拓撲結(jié)構(gòu)的一致性及長度上的匹配
D.地址、控制、時鐘線(遠端分支結(jié)構(gòu))的等長范圍≤200mil
A.布線時,時鐘線與其它線的間距要保證3W間距以上
B.數(shù)據(jù)線、地址線、控制線的間距要保證3W以上的間距
C.數(shù)據(jù)線內(nèi)、地址線內(nèi)、控制線內(nèi)保證2W線寬的間距
D.如果兩個信號層相鄰,要使相鄰兩層的信號走線正交
A.10,100
B.20,100
C.20,200
D.10,200
A.DDR的數(shù)據(jù)信號參考DQS選通信號,地址\控制信號參考CK\CK#差分時鐘信號,而SDRAM信號的數(shù)據(jù)、地址、控制信號是參考同一個時鐘信號
B.DDR的數(shù)據(jù)信號與選通信號分成多組,同組內(nèi)的數(shù)據(jù)信號參考同組內(nèi)的選通信號;地址、控制信號參考CK\CK#差分時鐘信號
C.DDR的數(shù)據(jù)信號參考的時鐘信號即DQS信號是上升沿和下降沿都有效,而SDRAM的時鐘信號只有在上升沿有效
D.DDR的數(shù)據(jù)信號通常分成幾組,如每8位數(shù)據(jù)信號加一位選通信號DQS組成一組,同一組的數(shù)據(jù)信號參考相同組內(nèi)的選通信號
A.1333Mhz
B.667Mhz
C.333Mhz
D.266Mhz
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