多項選擇題用Verilog HDL設計系統(tǒng)時，為了提高系統(tǒng)資源利用率（即面積優(yōu)化），可以使用哪些方法進行優(yōu)化？（）

A.流水線設計
B.資源共享
C.邏輯優(yōu)化
D.串行化
E.寄存器配平
F.關鍵路徑法


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1.多項選擇題用Verilog HDL設計系統(tǒng)時，為了提高系統(tǒng)運行速度（即速度優(yōu)化），可以使用哪些方法進行優(yōu)化？（）

A.流水線設計
B.資源共享
C.邏輯優(yōu)化
D.串行化
E.寄存器配平
F.關鍵路徑法

2.多項選擇題以下方法屬于速度優(yōu)化方法的是（）。

A.資源共享
B.邏輯優(yōu)化
C.流水線設計
D.寄存器配平

3.多項選擇題以下方法屬于資源優(yōu)化方法的是（）。

A.流水線設計
B.串行化
C.邏輯優(yōu)化
D.資源共享

4.多項選擇題以下關于綜合器與編譯器的描述正確的是（）。

A.編譯器將軟件程序翻譯成的基于某種特定CPU的機器代碼，僅限于這種CPU而不能移植，機器代碼不代表硬件結構，更不能改變CPU，只能被動地為其特定硬件電路所用。
B.編譯器的運行，除了CPU的硬件結構外，不需要任何與硬件相關的器件庫和工藝庫參與編譯。
C.綜合器轉化的目標是底層的電路結構網(wǎng)表文件，不依賴于特定硬件環(huán)境，能輕易被移植到任何通用硬件環(huán)境中，具備能隨時改變硬件結構的依據(jù)。
D.綜合器在綜合過程中，是根據(jù)設計庫、工藝庫以及預先設置的各類約束條件，選擇最優(yōu)方案完成電路結構設計。

5.多項選擇題以下對在系統(tǒng)源與探針編輯器描述正確的是（）。

A.是硬件系統(tǒng)的一種測試調試工具
B.它對系統(tǒng)進行硬件測試的所有信號都不需要通過I/O端口引到引腳處
C.所有測試信號通過JTAG口在內(nèi)部引入測試系統(tǒng)，或通過測試系統(tǒng)給出激勵信號
D.主要是基于JTAG技術構建的