填空題Verilog HDL的模塊端口定義用來(lái)聲明電路設(shè)計(jì)模塊的（）和（）。
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3.單項(xiàng)選擇題VHDL的STD庫(kù)包含TEXTIO程序包，它們是文件（）程序包。
A.輸入
B.輸入/輸出
C.輸出
D.編輯
4.單項(xiàng)選擇題在VHDL中，下列用法中可以綜合的是（）。
A.WAIT
B.WAIT FOR
C.WAIT ON
D.WAIT UNTIL
5.單項(xiàng)選擇題在VHDL中，可以用“*”和除“/”算術(shù)運(yùn)算的操作數(shù)據(jù)是（）。
A.INTEGER
B.STD_LOGIC
C.BIT_VECTOR
D.BOOLEAN
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