單項(xiàng)選擇題在Verilog HDL中，語(yǔ)句“always@（posedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
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1.單項(xiàng)選擇題在Verilog HDL中，連續(xù)賦值語(yǔ)句的“=”號(hào)兩邊的變量都應(yīng)該是（）。
A.wire
B.register
C.wire或register
D.integer
2.單項(xiàng)選擇題在Verilog HDL中，連續(xù)賦值語(yǔ)句的關(guān)鍵字是（）。
A.assign
B.ASSIGN
C.Assign
D.以上均可
3.單項(xiàng)選擇題在Verilog HDL的設(shè)計(jì)模塊中，最常用的寄存器型變量是（）型變量。
A.reg
B.nets
C.reg或nets
D.integer
4.單項(xiàng)選擇題在Verilog HDL的并接操作運(yùn)算中，已知A=8`b11010001，B=8`b10100010，則{A[3：0]，B[5：2]}的結(jié)果是（）。
A.8`b11010001
B.8`b101000010
C.8`b00011000
D.8`b11110000
5.單項(xiàng)選擇題在Verilog HDL的并接操作運(yùn)算中，用符號(hào)”<<”實(shí)現(xiàn)對(duì)操作數(shù)的（）操作。
A.邏輯右移
B.算術(shù)右移
C.邏輯左移
D.算術(shù)左移
最新試題
VHDL中的過程（Process）是用于描述數(shù)字電路的行為和邏輯的部分，類似于編程語(yǔ)言中的過程或函數(shù)。
題型：判斷題
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