單項選擇題在VHDL中，可以用語句（）表示檢測clock下降沿。

A.clock’event
B.clock’eventandclock=’1’
C.clock=’0’
D.clock’eventandclock=’0’


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1.單項選擇題VHDL中，為目標變量賦值符號是（）。

A.=：
B.=
C.<=
D.：=

2.單項選擇題下列關于CASE語句的說法不正確的是（）。

A.條件句中的選擇值或標識符所代表的值必須在表達式的取值范圍內。
B.CASE語句中必須要有WHENOTHERS=>NULL語句。
C.CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)。
D.CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條

3.單項選擇題下列關于變量的說法正確的是（）。

A.變量是一個局部量，它只能在進程和子程序中使用
B.變量的賦值不是立即發(fā)生的，它需要有一個δ延時
C.在進程的敏感信號表中，既可以使用信號，也可以使用變量
D.變量賦值的一般表達式為：目標變量名<=表達式

4.單項選擇題下面哪一個可以用作VHDL中的合法的實體名（）。

A.OR
B.VARIABLE
C.SIGNAL
D.OUT1