單項(xiàng)選擇題在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)（）。

A.設(shè)計(jì)實(shí)體
B.結(jié)構(gòu)體
C.輸入
D.輸出


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2.單項(xiàng)選擇題在VHDL中（）不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。

A.信號(hào)
B.常量
C.數(shù)據(jù)
D.變量

3.單項(xiàng)選擇題下列標(biāo)識(shí)符中，（）是不合法的標(biāo)識(shí)符。

A.State0
B.9moon
C.Not_Ack_0
D.signal

4.單項(xiàng)選擇題以下對(duì)于進(jìn)程PROCESS的說(shuō)法，正確的是：（）。

A.進(jìn)程之間可以通過(guò)變量進(jìn)行通信
B.進(jìn)程內(nèi)部由一組并行語(yǔ)句來(lái)描述進(jìn)程功能
C.進(jìn)程語(yǔ)句本身是并行語(yǔ)句
D.一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯

5.單項(xiàng)選擇題在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是（）。

A.綜合
B.編譯
C.仿真
D.被高層次電路設(shè)計(jì)調(diào)用