A、原理圖輸入設(shè)計方法直觀便捷,很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計
B、原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法
C、原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述
D、原理圖輸入設(shè)計方法不適合進(jìn)行層次化設(shè)計
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A.提供用VHDL等硬件描述語言描述的功能塊,但不涉及實現(xiàn)該功能塊的具體電路
B.提供設(shè)計的最總產(chǎn)品——模型庫
C.以可執(zhí)行文件的形式提交用戶,完成了綜合的功能塊
D.都不是
A.①②③④
B.②①④③
C.④③②①
D.②④③①
A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件
B.CPLD即是現(xiàn)場可編程邏輯器件的英文簡稱
C.早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來
D.在Xilinx公司生產(chǎn)的器件中,XC9500系列屬CPLD結(jié)構(gòu)
A、硬件IP
B、固件IP
C、軟件IP
D、都不是
A、PROC、ESS為一無限循環(huán)語句敏感信號發(fā)生更新時啟動進(jìn)程,執(zhí)行完成后,等待下一次進(jìn)程啟動。
B、敏感信號參數(shù)表中,不一定要列出進(jìn)程中使用的所有輸入信號
C、進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成
D、當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程
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在VHDL中,實體(Entity)用于描述什么?()
設(shè)計一個放大電路應(yīng)注意哪些原則?
Cadence/OrCAD PSpice中的元件屬性表用于設(shè)置元件的()。
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Vivado提供了哪種類型的仿真工具?()
VHDL中的過程(Process)是用于描述數(shù)字電路的行為和邏輯的部分,類似于編程語言中的過程或函數(shù)。
請論述譯碼器(Decoder)的工作原理及應(yīng)用
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VHDL中的選擇(Case)語句用于根據(jù)輸入信號的值執(zhí)行不同的操作,類似于編程語言中的if語句。
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