單項(xiàng)選擇題綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中（）是錯(cuò)誤的。

A.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件
B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束
C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的
D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)


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1.單項(xiàng)選擇題下列關(guān)于信號(hào)的說法不正確的是（）。

A.信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。
B.信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。
C.在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。
D.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。

2.名詞解釋HDL
3.名詞解釋JTAG
4.單項(xiàng)選擇題下列4個(gè)VHDL標(biāo)識(shí)符中正確的是：（）。

A、10#128#
B、16#E#E1
C、74HC124
D、X_16