多項選擇題下列哪種技術(shù)是基于JTAG技術(shù)構(gòu)建的?()
A.SignalTap II
B.ModelSim門級仿真
C.Synplify綜合器綜合技術(shù)
D.In-System Source and Probe
E.FPGA在線配置技術(shù)
F.In-System Memory Content Editor
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1.多項選擇題確定采樣深度,需要考慮的有()。
A.待測信號的采樣要求
B.總的信號數(shù)量
C.存儲器資源
D.待測信號的變化頻率
2.多項選擇題下列屬于全程編譯的處理操作是()。
A.輸入文件的排錯
B.數(shù)據(jù)網(wǎng)表文件的提取
C.邏輯綜合和適配
D.輸出仿真結(jié)果
3.多項選擇題QuartusII支持哪些設(shè)計輸入方式?()
A.文本文件
B.原理圖文件
C.狀態(tài)機(jī)文件
D.矢量波形文件
4.單項選擇題下列代碼(*synthesis,keep*)wire i;含義為()。
A.定義變量i為net類型
B.規(guī)定變量i為測試端口,需要保留
C.綜合優(yōu)化變量i
D.為變量i定義引腳鎖定
5.單項選擇題下列代碼“input clk /*synthesis chip_pin=“G21””含義為()。
A.定義變量clk
B.設(shè)置時鐘變量
C.將時鐘信號的引腳鎖定到G21
D.同步clk引腳到G21
最新試題
Cadence/OrCAD PSpice中的元件屬性表用于設(shè)置元件的()。
題型:單項選擇題
分析放大器的上下限頻率和電路中的哪些參數(shù)有關(guān)?
題型:問答題
當(dāng)電路中電源噪聲較大時,可以采取什么措施減小電源噪聲對音頻放大器的影響?
題型:問答題
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的輸出電壓范圍?
題型:問答題
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的階梯個數(shù)?
題型:問答題
如何權(quán)衡起振時間和波形幅度失真的矛盾?
題型:問答題
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的周期?
題型:問答題
Verilog HDL可以用于描述以下哪些元素?()
題型:單項選擇題
簡要描述Verilog HDL的基本結(jié)構(gòu),并解釋每個結(jié)構(gòu)的作用。
題型:問答題
設(shè)計一個放大電路應(yīng)注意哪些原則?
題型:問答題