單項(xiàng)選擇題集成D／A轉(zhuǎn)換器不可以用來(lái)構(gòu)成（）。

D.加法器
B.程控放大器
C.數(shù)—模轉(zhuǎn)換
D.波形發(fā)生電路


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1.單項(xiàng)選擇題與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D／A轉(zhuǎn)換器的要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

A.網(wǎng)絡(luò)電阻精度
B.模擬開(kāi)關(guān)導(dǎo)通電阻
C.電流建立時(shí)間
D.加法器

2.單項(xiàng)選擇題把數(shù)字量轉(zhuǎn)換成為相應(yīng)模擬量的過(guò)程稱（）。

A.數(shù)—模轉(zhuǎn)換
B.DAC
C.D／A轉(zhuǎn)換器
D.ADC

3.單項(xiàng)選擇題把模擬量轉(zhuǎn)換成為相應(yīng)數(shù)字量的轉(zhuǎn)換器件稱為（）。

A.數(shù)—模轉(zhuǎn)換器
B.DAC
C.D／A轉(zhuǎn)換器
D.ADC

4.單項(xiàng)選擇題要對(duì)—用戶電路板上的3片在系統(tǒng)可編程芯片編程，你認(rèn)為最好的方法是（）。

A.在專用編程器上逐片編程
B.在專用編程器L同時(shí)編程
C.通過(guò)編程線對(duì)板上的HDPLD逐片編程
D.通過(guò)編程線對(duì)板上的所有HDPLD—次編程

5.單項(xiàng)選擇題高密度可編程邏輯器件中具有硬件加密功能的器件是（）。

A.HDPLD和FPGA
B.GAL
C.HDPLD
D.FPGA

最新試題

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

題型：?jiǎn)雾?xiàng)選擇題

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。

題型：?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

題型：?jiǎn)雾?xiàng)選擇題

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

題型：?jiǎn)雾?xiàng)選擇題

以下代碼中為無(wú)權(quán)碼的為（）。

題型：?jiǎn)雾?xiàng)選擇題

TTL與非門(mén)輸入短路電流IIS的參數(shù)規(guī)范值是（）。

題型：?jiǎn)雾?xiàng)選擇題

用1M×4的DRAM芯片通過(guò)（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

題型：?jiǎn)雾?xiàng)選擇題

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

題型：?jiǎn)柎痤}