A.SSI
B.MSI
C.LSI
D.VLSI
您可能感興趣的試卷
你可能感興趣的試題
A.二進(jìn)制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器
A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級加緩沖電路
D.屏蔽輸入信號的尖峰干擾
A.十進(jìn)制
B.二進(jìn)制
C.八進(jìn)制
D.十六進(jìn)制
A.原碼
B.反碼
C.補(bǔ)碼
D.編碼
A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
最新試題
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
雙積分型數(shù)字電壓表是否需要取樣-保持電路？請說明理由。
TTL與非門輸出低電平的參數(shù)規(guī)范值是（）
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲器。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡述它們的作用。
以下代碼中為無權(quán)碼的為（）。
簡述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。