A.不同信號(hào)傳輸路徑延時(shí)時(shí)間不同
B.存在隨機(jī)干擾信號(hào)和信號(hào)抖動(dòng)
C.FPGA或CPLD器件內(nèi)幾乎沒(méi)有分布電容或電感過(guò)濾毛刺
D.信號(hào)傳輸存在延時(shí)
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A.ROM中的數(shù)據(jù)預(yù)先保存成一個(gè)數(shù)據(jù)文件,存放在頂層設(shè)計(jì)文件所在的WORK庫(kù)文件夾。
B.地址發(fā)生器就是一個(gè)計(jì)數(shù)器,用來(lái)控制對(duì)ROM單元存儲(chǔ)數(shù)據(jù)的讀寫(xiě),所以其模值等于單元個(gè)數(shù)。
C.在FPGA中實(shí)現(xiàn)的ROM并非真正的ROM。
D.在FPGA中實(shí)現(xiàn)的ROM是一個(gè)真正的ROM。
A.最常用的面積優(yōu)化方法是資源共享法
B.任何功能塊都可以實(shí)現(xiàn)面積優(yōu)化
C.面積優(yōu)化就是資源優(yōu)化
D.面積優(yōu)化可以降低功耗
A.最常用的速度優(yōu)化策略就是使用流水線
B.寄存器配平和關(guān)鍵路徑法也是常用的速度優(yōu)化策略
C.使用流水線級(jí)數(shù)越多越好
D.速度優(yōu)化就是滿(mǎn)足更好的系統(tǒng)工作頻率
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PSpice中的仿真類(lèi)型可以包括()。
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簡(jiǎn)要描述Verilog HDL的基本結(jié)構(gòu),并解釋每個(gè)結(jié)構(gòu)的作用。
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在Cadence/OrCAD PSpice中,用于表示電阻器的元件是()。
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