多項(xiàng)選擇題關(guān)于速度優(yōu)化的描述正確的有()。
A.最常用的速度優(yōu)化策略就是使用流水線
B.寄存器配平和關(guān)鍵路徑法也是常用的速度優(yōu)化策略
C.使用流水線級(jí)數(shù)越多越好
D.速度優(yōu)化就是滿(mǎn)足更好的系統(tǒng)工作頻率
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3.多項(xiàng)選擇題在ADC0809采樣控制狀態(tài)機(jī)設(shè)計(jì)中,由狀態(tài)機(jī)提供的控制輸出信號(hào)包括()。
A.啟動(dòng)轉(zhuǎn)換信號(hào)START
B.輸出允許信號(hào)OE
C.輸出鎖存允許信號(hào)LOCK
D.轉(zhuǎn)換結(jié)束信號(hào)EOC
E.地址鎖存允許信號(hào)ALE
5.多項(xiàng)選擇題FPGA中的嵌入式存儲(chǔ)器塊如M9K容量是可編程的,可以實(shí)現(xiàn)的容量包含下面哪些?()
A.4K*2bit
B.0.5K*16bit
C.1K*8bit
D.8K*1bit
E.2K*4bit
最新試題
若階梯波電路輸出正階梯,如何改進(jìn)設(shè)計(jì)?
題型:?jiǎn)柎痤}
簡(jiǎn)述Vivado設(shè)計(jì)流程。
題型:?jiǎn)柎痤}
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的輸出電壓范圍?
題型:?jiǎn)柎痤}
設(shè)計(jì)一個(gè)放大電路應(yīng)注意哪些原則?
題型:?jiǎn)柎痤}
VHDL中的選擇(Case)語(yǔ)句用于根據(jù)輸入信號(hào)的值執(zhí)行不同的操作,類(lèi)似于編程語(yǔ)言中的if語(yǔ)句。
題型:判斷題
PSpice中的仿真類(lèi)型可以包括()。
題型:?jiǎn)雾?xiàng)選擇題
如何權(quán)衡起振時(shí)間和波形幅度失真的矛盾?
題型:?jiǎn)柎痤}
Vivado中,設(shè)計(jì)電路的輸入可以使用以下哪種方式?()
題型:多項(xiàng)選擇題
請(qǐng)簡(jiǎn)要論述時(shí)序邏輯電路的工作原理及其在數(shù)字系統(tǒng)中的應(yīng)用。
題型:?jiǎn)柎痤}
簡(jiǎn)要描述Verilog HDL的基本結(jié)構(gòu),并解釋每個(gè)結(jié)構(gòu)的作用。
題型:?jiǎn)柎痤}