函數(shù)F（A，B，C，D）=∑m（1，3，4，6，8，10），它的卡諾圖如下圖所示。函數(shù)的最簡與或表達(dá)式F=（）。
A.A
B.B
C.C
D.D
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A.余3碼
B.5421碼
C.余3循環(huán)碼
D.格雷碼
A.狀態(tài)數(shù)目更多
B.狀態(tài)數(shù)目更少
C.觸發(fā)器更多
D.觸發(fā)器一定更少
A.電路未達(dá)到最簡
B.電路有多個輸出
C.電路中的時延
D.邏輯門類型不同
A.主從R-S觸發(fā)器
B.基本R-S觸發(fā)器
C.主從J-K觸發(fā)器
D.以上均有約束條件
A.n
B.2n
C.2n-1
最新試題
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。
?如圖所示電路論述正確的是（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
?十進(jìn)制數(shù)22.37對應(yīng)的二進(jìn)制數(shù)是（）。
要使TTL與非門變成反相器，多余的輸入端不能采用的方法為（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。