已知邏輯函數(shù)
F（A，B，C，D）＝∑m（2，3，9，11，12）+∑d（5，6，7，8，10，13）
（1）將函數(shù)移植到卡諾圖上。
（2）化簡(jiǎn)求出最簡(jiǎn)“與-或”表達(dá)式。
（3）化簡(jiǎn)求出最簡(jiǎn)“或-與”表達(dá)式。
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最新試題
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。