單項(xiàng)選擇題下列Moore型狀態(tài)機(jī)采用Verilog語言主控時(shí)序部分正確的是（）。

A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state


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1.單項(xiàng)選擇題定義狀態(tài)機(jī)當(dāng)前狀態(tài)為state ，次態(tài)為next _state；輸入a，輸出b，則下列為Mealy狀態(tài)機(jī)的寫法是（）。

A.always@（posedge clk）case （state ）0：next_state<=1；1：next_state<=x
B.always@（posedge clk）case （state ）0：if（a==0）next_state<=1；else next_state<=x；1：next_state<=x
C.always@（posedge clk）case （state ）0：if（state==0）next_state<=1；else next_state<=x；1：next_state<=x
D.以上都不對(duì)

2.單項(xiàng)選擇題下列Moore型狀態(tài)機(jī)采用Verilog語言說明部分正確的是（）。

A.parameter [2：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [2：0]current_state，next_state
B.parameter [1：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [1：0]current_state，next_state
C.TYPE FSM_ST IS （s0，s1，s2，s3，s4）；SIGNAL current_state，next_state：FSM_ST
D.typedef enum {s0，s1，s2，s3，s4}type_user；type_user current_state，next_state

3.單項(xiàng)選擇題下列編碼方式為一位熱編碼的是（）。

A.0000—0001—0010—0011
B.0001—0010—0100—1000
C.0000—1000—1100—1110
D.以上答案都正確

5.單項(xiàng)選擇題

根據(jù)以下仿真波形的結(jié)果，判斷電路的邏輯功能可能為（）。

A.加法計(jì)數(shù)器
B.減法計(jì)數(shù)器
C.移位寄存器
D.四分頻器