用集成運(yùn)放組成的測量電壓、電流和電阻的三用表原理電路分別如圖的（a）、（b）、（c）所示。設(shè)電壓表滿量程為5V。
（1）設(shè)電壓量程分1V、5V兩檔，相應(yīng)的R1應(yīng)怎樣選擇？
（2）設(shè)電流量程分500μA、1mA兩檔，相應(yīng)的RF各為多少？
（3）若V=6V，R1分別為1kΩ和10kΩ，Vo均為5V，則相應(yīng)的被測電阻RX為多少？
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。要求輸出超前輸入π+45。，試計(jì)算阻抗ZF中的電阻值和電抗元件值。
最新試題
?數(shù)字頻率計(jì)設(shè)計(jì)中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。
CD放大器因?yàn)樵礃O輸出信號幾乎與柵極輸入信號變化一致，因此被稱為“源極跟隨器”。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。