電路如圖所示，試問
（1）靜態(tài)時，A點(diǎn)電位等于多少？電容器C2兩端電壓為多少？調(diào)整哪個電阻才能達(dá)到上述要求？
（2）如V1和V2的ICM=200mA，PCM=200mW，U（BR）CEO=24V，晶體管的飽和壓降為0.5V，電路的最大輸出功率為多少？
（3）如晶體管的β=50，當(dāng)二極管開路時將產(chǎn)生什么后果？
（4）動態(tài)時，若輸出電壓波形出現(xiàn)交越失真，應(yīng)調(diào)整哪個電阻？如何調(diào)整？
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（理想情況）。
最新試題
?若某放大器的輸入信號為電壓信號，輸出信號為電流信號，則以下描述正確的有（）。?
?verilog語法中，間隔符號主要包括（）。
?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內(nèi)部是連通在一起的。
用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????