單項(xiàng)選擇題一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

A.4
B.20
C.50
D.3


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1.單項(xiàng)選擇題?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

A.黃紫黑橙棕
B.黃紫黑橙金
C.綠棕黑棕金
D.綠棕黑棕棕

2.多項(xiàng)選擇題可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

A.ChipScope Defintion and Connection Files
B.IP
C.Verilog Test Fixture
D.VHDL Package

5.多項(xiàng)選擇題?verilog語法中，間隔符號主要包括（）。

A.換頁符
B.換行符
C.TAB鍵
D.空格符

最新試題

?CS放大器中引入源極電阻RS，其作用有（）。?

題型：多項(xiàng)選擇題

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

題型：單項(xiàng)選擇題

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

題型：單項(xiàng)選擇題

CG放大器因其輸入電阻過小，因此沒什么用處。

題型：判斷題

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

題型：多項(xiàng)選擇題

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

題型：單項(xiàng)選擇題

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

題型：單項(xiàng)選擇題

在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）

題型：單項(xiàng)選擇題

以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級？?（）

題型：單項(xiàng)選擇題

?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時(shí)鐘信號頻率約為多少？（）

題型：單項(xiàng)選擇題