A.該放大器為互導(dǎo)放大器
B.該放大器為互阻放大器
C.理想情況下該放大器輸入電阻極高
D.理想情況下該放大器輸入電阻極低
E.理想情況下該放大器輸出電阻極高
F.理想情況下該放大器輸出電阻極低
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已知某N溝道增強(qiáng)型MOS場效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
A.狀態(tài)1：飽和區(qū)；狀態(tài)2：飽和區(qū)
B.狀態(tài)1：截止區(qū)；狀態(tài)2：飽和區(qū)
C.狀態(tài)3：變阻區(qū)；狀態(tài)4：飽和區(qū)
D.狀態(tài)3：飽和區(qū)；狀態(tài)4：變阻區(qū)
A.1，100
B.0.5，50
C.1，50
D.2，100
電路如圖所示，要使得晶體管工作在飽和區(qū)，且有ID=0.4mA，VD=0.5V；已知該NMOS晶體管的Vt=0.7V，L=1μm，W=32μm，k′n=100μA/V2，忽略溝道長度調(diào)制效應(yīng)，則電阻RS=（）kΩ，RD=（）kΩ。
A.5，3.25
B.4，6
C.3，7
D.3.25，5
A.最高，最高
B.最高，最低
C.最低，最高
D.最低，最低
A.1
B.2
C.3
D.4
最新試題
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
CG放大器因其輸入電阻過小，因此沒什么用處。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?