問答題設計一個帶計數使能、異步復位、帶進位輸出的增1六位二進制計數器，計數結果由共陰極七段數碼管顯示。
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1.單項選擇題在Verilog HDL中，語句”always@（negedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
2.單項選擇題在Verilog HDL中，語句“always@（posedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
3.單項選擇題在Verilog HDL中，連續(xù)賦值語句的“=”號兩邊的變量都應該是（）。
A.wire
B.register
C.wire或register
D.integer
4.單項選擇題在Verilog HDL中，連續(xù)賦值語句的關鍵字是（）。
A.assign
B.ASSIGN
C.Assign
D.以上均可
5.單項選擇題在Verilog HDL的設計模塊中，最常用的寄存器型變量是（）型變量。
A.reg
B.nets
C.reg或nets
D.integer
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