A.時鐘頻率
B.初始相位
C.使用存儲器中的樣值個數(shù)
D.相位增量
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A.寄存器到寄存器路徑
B.輸入端口到寄存器路徑
C.輸入端口到輸出端口路徑
D.寄存器到輸出端口路徑
A.module
B.assign
C.always
D.initial
A.主BPI配置模式數(shù)據(jù)為并行形式
B.主SPI配置比主BPI配置速度要慢
C.主SPI可以支持x1、x2、x4三種加載模式,三種加載模式加載速度不同
D.JTAG配置模式無法存儲邏輯代碼,只能在線調(diào)試
A.FPGA時鐘資源有全局時鐘網(wǎng)絡(luò)、區(qū)域時鐘網(wǎng)絡(luò)以及專有時鐘資源
B.一般情況使用普通IO作為時鐘引腳使用
C.全局時鐘網(wǎng)絡(luò)與本 區(qū)域時鐘網(wǎng)絡(luò)在本 區(qū)域延遲時間一致
D.區(qū)域時鐘網(wǎng)絡(luò)帶載能力和全局延遲不如全局時鐘引腳
A.FPGA可以靈活的對數(shù)字計算進行并行化、流水線等優(yōu)化
B.FPGA可以作為協(xié)處理器,在數(shù)據(jù)中心可以完成計算密集型和通信密集型任務(wù),以減輕CPU的壓力
C.FPGA可以方便地進行ASIC驗證
D.FPGA在圖像處理方面相較于CPU更加靈活,但功耗更高
最新試題
提高溫度計檢測精度有哪些改進措施?
Vivado中,設(shè)計電路的輸入可以使用以下哪種方式?()
在Cadence/OrCAD PSpice中,用于表示電阻器的元件是()。
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的周期?
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VHDL可以用于描述以下哪些元素?()
在VHDL中,實體(Entity)用于描述什么?()
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簡要描述Verilog HDL的基本結(jié)構(gòu),并解釋每個結(jié)構(gòu)的作用。
簡述Vivado設(shè)計流程。