A.穩(wěn)定靜態(tài)工作點
B.控制器件輸入信號vgs的大小，避免因vi過大產生非線性失真
C.降低電壓增益
D.提高輸入輸出電阻
您可能感興趣的試卷
你可能感興趣的試題
A.對電壓信號有極好的放大作用
B.對電流信號有極好的放大作用
C.有較高的輸入輸出電阻
D.可用作電流跟隨器
A.CS組態(tài)
B.源極帶電阻的CS組態(tài)
C.CG組態(tài)
D.CD組態(tài)
A.不太高的電壓增益
B.較高的輸入電阻
C.較高的輸出電阻
D.較高的帶寬
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。
?
A.10
B.15
C.12.5
D.8
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。
A.不變，增大，增大
B.不變，減小，減小
C.增大，減小，不變
D.增大，不變，減小
最新試題
?verilog語法中，間隔符號主要包括（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有（）。
當VGS=0時，能夠導通的MOS管為（）
以下哪個MOS放大器組態(tài)結構最適合用在電壓信號處理系統(tǒng)的最后一級？?（）
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）
CG放大器因其輸入電阻過小，因此沒什么用處。