A.對(duì)差模信號(hào)起抑制作用
B.對(duì)共模信號(hào)起抑制作用
C.對(duì)差模信號(hào)和共模信號(hào)均無(wú)作用
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A.電阻阻值有誤差
B.晶體管參數(shù)的分散性
C.晶體管參數(shù)受溫度影響
D.受輸入信號(hào)變化的影響
A.有效放大差模信號(hào)，有力抑制共模信號(hào)
B.既放大差模信號(hào)，又放大共模信號(hào)
C.有效放大共模信號(hào)，有力抑制差模信號(hào)
D.既抑制差模信號(hào)，又抑制共模信號(hào)。
A.增加一倍
B.減小一半
C.不變
D.按指數(shù)規(guī)律變化
A.高輸入電阻，高輸出電阻，高增益
B.高輸入電阻，低輸出電阻，高增益
C.高輸入電阻，低輸出電阻，低增益
D.低輸入電阻，低輸出電阻，低增益
A.差模放大倍數(shù)值增大
B.差模輸入電阻增大
C.抑制共模信號(hào)能力增強(qiáng)
最新試題
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位？（）
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
CG放大器因其輸入電阻過小，因此沒什么用處。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???