單項(xiàng)選擇題狀態(tài)機(jī)編碼方式中,其中()輸出沒有毛刺,但難以控制非常狀態(tài)輸出。
A.狀態(tài)位直接輸出型編碼
B.順序編碼
C.一位熱碼編碼
D.以上都不是
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1.單項(xiàng)選擇題狀態(tài)機(jī)編碼方式中,其中()占用觸發(fā)器較多,但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用。
A.狀態(tài)位直接輸出型編碼
B.順序編碼
C.一位熱碼編碼
D.以上都不是
2.單項(xiàng)選擇題以下優(yōu)化方法完全屬于速度優(yōu)化的是()。
A.資源共享、流水線設(shè)計(jì)、寄存器配平法
B.邏輯優(yōu)化、流水線設(shè)計(jì)、關(guān)鍵路徑法
C.串行化、寄存器配平法、關(guān)鍵路徑法
D.流水線設(shè)計(jì)、乒乓操作法、寄存器配平法
3.單項(xiàng)選擇題從算法表述轉(zhuǎn)換到寄存器傳輸級(jí)的表述是指()。
A.自然語言綜合
B.行為綜合
C.邏輯綜合
D.版圖綜合
4.單項(xiàng)選擇題下列對(duì)HLS的說法不正確的是()。
A.高層次綜合
B.C綜合是HLS的一種
C.僅僅是一種用來做仿真的技術(shù)
D.關(guān)注系統(tǒng)級(jí)描述
5.單項(xiàng)選擇題Verilog Test Bench為待測模塊的所有輸出信號(hào)定義信號(hào)名和數(shù)據(jù)類型,要求其數(shù)據(jù)類型必須是()類型。
A.Reg
B.Wire
C.input
D.output
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