單項選擇題module cnt32（input clk，output reg[31：0]q ）；always @（posedge clk）q =q +1’b1；endmodule上述HDL程序是用什么語言寫的？（）

A.C++
B.Java
C.Verilog
D.VHDL


您可能感興趣的試卷

你可能感興趣的試題

2.多項選擇題關(guān)于VHDL描述風(fēng)格的說法正確的有（）。

A.三種描述風(fēng)格分別適用于不同應(yīng)用場合
B.功能描述也稱行為描述，最能體現(xiàn)HDL語言的強大建模能力，應(yīng)用最廣泛
C.結(jié)構(gòu)化描述最典型的語句就是元件例化，是實現(xiàn)層次化設(shè)計頂層模塊化描述的利器
D.數(shù)據(jù)流描述適用于比較簡單的電路模塊設(shè)計

3.多項選擇題EDA設(shè)計電路中毛刺產(chǎn)生的原因包括（）。

A.不同信號傳輸路徑延時時間不同
B.存在隨機干擾信號和信號抖動
C.FPGA或CPLD器件內(nèi)幾乎沒有分布電容或電感過濾毛刺
D.信號傳輸存在延時