如圖所示的分壓式工作點(diǎn)穩(wěn)定電路中，晶體管的β＝50，rbb’＝200Ω，VBEQ＝0.7V，RB1＝25kΩ，RB2＝5kΩ，RC＝5kΩ，RE1＝RL＝1.7kΩ，RE2＝300Ω，VCC＝12V。計(jì)算：
（1）電路的靜態(tài)工作點(diǎn)；
（2）Au、Ri和RO；
（3）將旁路電容CE去掉，則Au、Ri和RO如何變化？
您可能感興趣的試卷
你可能感興趣的試題
，可能振蕩，為電感三點(diǎn)式正弦波振蕩電路。
最新試題
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
?CS放大器中引入源極電阻RS，其作用有（）。?
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?