單項(xiàng)選擇題關(guān)于實(shí)驗(yàn)所用的器件Cyclone10LP256C8,說(shuō)法錯(cuò)誤是()。
A.是一種FPGA器件
B.有256個(gè)引腳
C.Xilinx公司生產(chǎn)的高端器件
D.可以使用Quartus軟件進(jìn)行設(shè)計(jì)開(kāi)發(fā)
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1.單項(xiàng)選擇題IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位,以掩膜方式提供的IP被稱為()。
A.胖IP
B.瘦IP
C.硬IP
D.以上都不是
2.單項(xiàng)選擇題狀態(tài)機(jī)編碼方式中,其中()輸出沒(méi)有毛刺,但難以控制非常狀態(tài)輸出。
A.狀態(tài)位直接輸出型編碼
B.順序編碼
C.一位熱碼編碼
D.以上都不是
3.單項(xiàng)選擇題狀態(tài)機(jī)編碼方式中,其中()占用觸發(fā)器較多,但其實(shí)現(xiàn)比較適合FPGA的應(yīng)用。
A.狀態(tài)位直接輸出型編碼
B.順序編碼
C.一位熱碼編碼
D.以上都不是
4.單項(xiàng)選擇題以下優(yōu)化方法完全屬于速度優(yōu)化的是()。
A.資源共享、流水線設(shè)計(jì)、寄存器配平法
B.邏輯優(yōu)化、流水線設(shè)計(jì)、關(guān)鍵路徑法
C.串行化、寄存器配平法、關(guān)鍵路徑法
D.流水線設(shè)計(jì)、乒乓操作法、寄存器配平法
5.單項(xiàng)選擇題從算法表述轉(zhuǎn)換到寄存器傳輸級(jí)的表述是指()。
A.自然語(yǔ)言綜合
B.行為綜合
C.邏輯綜合
D.版圖綜合
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簡(jiǎn)要描述Verilog HDL的基本結(jié)構(gòu),并解釋每個(gè)結(jié)構(gòu)的作用。
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