A.可測性設(shè)計(jì)就是在設(shè)計(jì)階段考慮測試因素，犧牲一部分芯片面積換得測試的容易化
B.可測性設(shè)計(jì)使用自動(dòng)生成工具（ATPG），易于生成故障覆蓋率高的測試模式
C.可測性設(shè)計(jì)由于增加了設(shè)計(jì)負(fù)荷，將一定導(dǎo)致芯片整體開發(fā)成本的增加
D.可觀察性與可控制性是衡量可測性設(shè)計(jì)的兩個(gè)尺度
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A.制造誤差
B.性能問題
C.制造故障
D.功能未滿足顧客的需求
A.邏輯綜合的結(jié)果是唯一的
B.邏輯綜合技術(shù)可分為生成順序電路和生成組合電路兩類
C.布爾邏輯公式的簡化一般與制造工藝無關(guān)
D.同一邏輯可以由多種電路實(shí)現(xiàn)，邏輯綜合則選擇與面積、延遲時(shí)間、功耗等要求最接近的電路
A.算法級(jí)>門級(jí)>RTL級(jí)
B.RTL級(jí)>門級(jí)>算法級(jí)
C.門級(jí)>算法級(jí)>RTL級(jí)
D.算法級(jí)>RTL級(jí)>門級(jí)
A.算法級(jí)描述決定系統(tǒng)的實(shí)施方式（體系結(jié)構(gòu)、算法）
B.門級(jí)描述是基于基本元件（AND/OR/NOT/FF等）的電路設(shè)計(jì)
C.門級(jí)描述決定硬件的處理方式（數(shù)據(jù)電路與控制電路）
D.RTL描述包括時(shí)鐘級(jí)的時(shí)序設(shè)計(jì)
A.Fetch
B.Decode
C.Execute
D.Encode
E.Writeback
F.Compile
最新試題
QFP的結(jié)構(gòu)形式因帶有引線框（L/F），對(duì)設(shè)定的電性能無法調(diào)整，而BGA可以通過芯片片基結(jié)構(gòu)的變更，得到所需的電性能。
引線鍵合的常用技術(shù)有（）。
載帶自動(dòng)焊使用的凸點(diǎn)形狀一般有蘑菇凸點(diǎn)和柱凸點(diǎn)兩種。
電子封裝是指對(duì)電路芯片進(jìn)行包裝，進(jìn)而保護(hù)電路芯片，以免其受到外界環(huán)境影響的包裝。
鍵合工藝失效，焊盤產(chǎn)生彈坑的原因有（）。
通常芯片上的引出端焊盤是排列在管芯片附近的方形（）。
下面關(guān)于BGA的特點(diǎn)，說法錯(cuò)誤的是（）。
去毛飛邊工藝指的是將芯片多余部分進(jìn)行有效的切除。
以下不屬于打碼目的的是（）。
下列關(guān)于BGA球柵陣列的優(yōu)缺點(diǎn)，說法正確的是（）。