填空題TEXTIO程序包允許設(shè)計(jì)者讀出或?qū)懭敫袷交模ǎ?、（）、（?
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3.填空題VHDL語言的庫可以分為（）、（）、（）
4.單項(xiàng)選擇題下列過程不屬于仿真周期的是（）
A.敏感條件成立或等待條件成立
B.更新進(jìn)程中的信號值
C.退出被激活的進(jìn)程
D.執(zhí)行每一個(gè)被激活的進(jìn)程，直到被再次掛起
5.單項(xiàng)選擇題下列屬性描述中不屬于信號屬性的是（）
A.帶DELAYED（time）屬性的信號
B.帶STABLE（time）屬性的信號SIGNAL
C.帶QUIET （time）屬性的信號SIGNAL
D.帶TRANSITION屬性的信號SIGNAL
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在Cadence/OrCAD PSpice中，用于表示電阻器的元件是（）。
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簡要描述Verilog HDL的基本結(jié)構(gòu)，并解釋每個(gè)結(jié)構(gòu)的作用。
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