單項(xiàng)選擇題下列狀態(tài)機(jī)的狀態(tài)編碼，方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個(gè)特點(diǎn)。（）

A、狀態(tài)位直接輸出型編碼
B、一位熱碼編碼
C、順序編碼
D、格雷編碼


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1.單項(xiàng)選擇題在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，不正確的是（）。

A、PROCESS為一無(wú)限循環(huán)語(yǔ)句
B、敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)
C、當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程
D、進(jìn)程由說(shuō)明語(yǔ)句部分、并行語(yǔ)句部分和敏感信號(hào)參數(shù)表三部分組成

2.單項(xiàng)選擇題下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說(shuō)法是正確的（）。

A、原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)
B、原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法
C、原理圖輸入設(shè)計(jì)方法無(wú)法對(duì)電路進(jìn)行功能描述
D、原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)

3.單項(xiàng)選擇題IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對(duì)于固IP的正確描述為（）.

A.提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路
B.提供設(shè)計(jì)的最總產(chǎn)品——模型庫(kù)
C.以可執(zhí)行文件的形式提交用戶，完成了綜合的功能塊
D.都不是

5.單項(xiàng)選擇題大規(guī)模可編程器件主要有FPGA、CPLD兩類(lèi)，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是（）。

A.CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件
B.CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱(chēng)
C.早期的CPLD是從FPGA的結(jié)構(gòu)擴(kuò)展而來(lái)
D.在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)