在下圖所示電路中，Rf和Cf均為反饋元件，設(shè)三極管飽和管壓降為0V。
（1）為穩(wěn)定輸出電壓uO，應(yīng)如何正確引入負反饋？
（2）若使閉環(huán)電壓增益Auf=10，確定Rf=？
（3）求最大不失真輸出電壓功率Pomax=？最大不失真輸出功率時的輸入電壓幅值為多少？
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、輸入電阻Ri和輸出電阻Ro的值。
，輸入電阻Ri。
最新試題
用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
在對數(shù)字鐘計時、校時模塊進行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復(fù)位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時，溝道夾斷點向漏極移動。
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）
?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。