問答題簡述CPLD/FPGA的原理、特點與應(yīng)用。
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?數(shù)字設(shè)計的層次主要有（）。
題型：多項選擇題
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
題型：單項選擇題
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
題型：單項選擇題
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
題型：多項選擇題
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
題型：多項選擇題
如圖所示，則F=（）。
題型：多項選擇題
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
題型：單項選擇題
電路結(jié)構(gòu)如圖所示，該電路是（）。
題型：單項選擇題
約束項在函數(shù)化簡時可以當(dāng)作1，是因為在實際電路中，這種輸入組合根本不可能會讓其發(fā)生。
題型：判斷題
要使JK觸發(fā)器在時鐘脈沖作用下，實現(xiàn)輸出，則輸入信號應(yīng)為（）。
題型：單項選擇題