問(wèn)答題
將下列十進(jìn)制數(shù)轉(zhuǎn)換成等值的二進(jìn)制數(shù)、八進(jìn)制數(shù)和十六進(jìn)制數(shù)。要求二進(jìn)制數(shù)保留小數(shù)點(diǎn)后4位有效數(shù)字。
您可能感興趣的試卷
你可能感興趣的試題
最新試題
?設(shè)計(jì)一個(gè)mealy型的110序列檢測(cè)器,需要()個(gè)觸發(fā)器,而設(shè)計(jì)moore型的110序列檢測(cè)器則需要()個(gè)觸發(fā)器。?
題型:?jiǎn)雾?xiàng)選擇題
一個(gè)n位的D/A換器的分辨率為()。
題型:?jiǎn)雾?xiàng)選擇題
輸出端與輸出端可以直接連接,實(shí)現(xiàn)“線與”的門電路有()。
題型:?jiǎn)雾?xiàng)選擇題
下圖所示組合邏輯電路,輸入ABCD為8421碼,則電路的輸出WXYZ是()。
題型:?jiǎn)雾?xiàng)選擇題
為了實(shí)現(xiàn)計(jì)數(shù)功能,集成寄存器74194的控制端S0S1可以是()。
題型:多項(xiàng)選擇題
設(shè)計(jì)一個(gè)判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路,至少需要()個(gè)邏輯門。
題型:?jiǎn)雾?xiàng)選擇題
對(duì)于一個(gè)輸入為XYZ的脈沖異步時(shí)序邏輯電路,下面的輸入脈沖組合中,()是允許的。
題型:多項(xiàng)選擇題
下圖所示CMOS電路實(shí)現(xiàn)的邏輯是()。
題型:?jiǎn)雾?xiàng)選擇題
現(xiàn)場(chǎng)可編程門陣列FPGA的基本結(jié)構(gòu)由()組成。
題型:多項(xiàng)選擇題
?如下圖所示時(shí)序電路,該電路是一個(gè)()型電路,其功能是()。
題型:?jiǎn)雾?xiàng)選擇題