已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
A.1
B.2
C.3
D.4
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?已知脈沖異步時(shí)序邏輯電路如下圖所示，其功能是（）。
A.異步模8加1計(jì)數(shù)器
B.異步模8減1計(jì)數(shù)器
C.異步模6加1計(jì)數(shù)器
D.異步模6減1計(jì)數(shù)器
?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
A.1；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時(shí)
B.2；電路處在穩(wěn)定總態(tài)（00，11），輸入由00→01時(shí)
C.2；電路處在穩(wěn)定總態(tài)（11，01），輸入由11→10時(shí)
D.2；電路處在穩(wěn)定總態(tài)（11，11），輸入由11→01時(shí)
?用3線-8線譯碼器74138（邏輯符號(hào)如下圖所示）和與非門實(shí)現(xiàn)函數(shù)
的功能時(shí)，74138的輸出端（）連接與非門。
?
A.
B.
C.
D.
A.3；3
B.8；3
C.8；1
D.3；1
A.屬于電平觸發(fā)，對(duì)緩慢變化的信號(hào)同樣適用
B.可以看成一個(gè)具有滯后特性的反相器
C.有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)
D.可以將正弦波變換為矩形波
最新試題
現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
通常，使用參數(shù)（）來衡量D/A轉(zhuǎn)換器的轉(zhuǎn)換速度。
?下面關(guān)于用5G555構(gòu)成的施密特觸發(fā)器描述錯(cuò)誤的是（）。
下面圖示的電路可以實(shí)現(xiàn)（）功能。
?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
用5G555構(gòu)成的施密特觸發(fā)器具有（）個(gè)穩(wěn)態(tài)。
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。
假定描述一個(gè)同步時(shí)序電路的最簡(jiǎn)狀態(tài)表中有6個(gè)狀態(tài)，則該電路中有（）個(gè)觸發(fā)器，電路中存在（）個(gè)多余狀態(tài)。?