A.2.6kΩ
B.1.3kΩ
C.2.6Ω
D.條件不足，無法計(jì)算
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A.一個(gè)理想開關(guān)
B.一個(gè)恒壓源
C.一個(gè)動(dòng)態(tài)電阻
D.一條斜線
A.死區(qū)電壓為0.1V，正向?qū)妷簽?.3V
B.死區(qū)電壓為0.3V，正向?qū)妷簽?.5V
C.死區(qū)電壓為0.5V，正向?qū)妷簽?.7V
D.死區(qū)電壓為0.7V，正向?qū)妷簽?.9V
A.PN結(jié)面積小，適用于高頻情況
B.PN結(jié)面積大，適用于高頻情況
C.PN結(jié)面積小，適用于低頻情況
D.PN結(jié)面積大，適用于低頻情況
A.反向
B.擊穿
C.擊穿反向
D.反向擊穿
最新試題
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
?CG放大器的性能描述合理的是（）。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?verilog語法中，間隔符號(hào)主要包括（）。
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對(duì)應(yīng)的是（）。
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?數(shù)字頻率計(jì)設(shè)計(jì)中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。