單項選擇題下列關(guān)于狀態(tài)機說法錯誤的是（）。

A.moore機的輸出只與當前狀態(tài)有關(guān)。
B.mealy機的輸出與當前狀態(tài)和輸入都有關(guān)。
C.在Verilog代碼中，求次態(tài)和輸出，必須用case語句。
D.體現(xiàn)在verilog代碼中就是，moore機的最后輸出邏輯只判斷當前狀態(tài)，mealy機的輸出邏輯中判斷當前狀態(tài)和輸入。


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1.單項選擇題根據(jù)以下代碼always@（posedge clk）begin if （!rst_n）q<=a；判斷rst_n信號：（）。

A.同步，高電平有效
B.同步，低電平有效
C.異步，低電平有效
D.異步，高電平有效

2.單項選擇題下列Moore型狀態(tài)機采用Verilog語言主控時序部分正確的是（）。

A.always@（posedge clk or negedge reset）begin if（!reset）current_state<=s0；else current_state<=next_state；end
B.always@（posedge clk ）begin if（!reset）current_state<=s0；else current_state<=next_state；end
C.always@（posedge clk t）if（reset）current_state<=s0；else current_state<=next_state
D.always@（posedge clk or negedge reset）if（reset）current_state<=s0；else current_state<=next_state

3.單項選擇題定義狀態(tài)機當前狀態(tài)為state ，次態(tài)為next _state；輸入a，輸出b，則下列為Mealy狀態(tài)機的寫法是（）。

A.always@（posedge clk）case （state ）0：next_state<=1；1：next_state<=x
B.always@（posedge clk）case （state ）0：if（a==0）next_state<=1；else next_state<=x；1：next_state<=x
C.always@（posedge clk）case （state ）0：if（state==0）next_state<=1；else next_state<=x；1：next_state<=x
D.以上都不對

4.單項選擇題下列Moore型狀態(tài)機采用Verilog語言說明部分正確的是（）。

A.parameter [2：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [2：0]current_state，next_state
B.parameter [1：0]s0=0，s1=1，s2=2，s3=3，s4=4；reg [1：0]current_state，next_state
C.TYPE FSM_ST IS （s0，s1，s2，s3，s4）；SIGNAL current_state，next_state：FSM_ST
D.typedef enum {s0，s1，s2，s3，s4}type_user；type_user current_state，next_state

5.單項選擇題下列編碼方式為一位熱編碼的是（）。

A.0000—0001—0010—0011
B.0001—0010—0100—1000
C.0000—1000—1100—1110
D.以上答案都正確