問答題設計一個帶計數使能、同步復位、帶進位輸出的增1二十進制計數器，計數結果由共陰極七段數碼管顯示。
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2.單項選擇題在Verilog HDL中，語句”always@（negedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
3.單項選擇題在Verilog HDL中，語句“always@（posedge clk）”表示模塊的事件是由clk的（）觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
4.單項選擇題在Verilog HDL中，連續(xù)賦值語句的“=”號兩邊的變量都應該是（）。
A.wire
B.register
C.wire或register
D.integer
5.單項選擇題在Verilog HDL中，連續(xù)賦值語句的關鍵字是（）。
A.assign
B.ASSIGN
C.Assign
D.以上均可
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Verilog HDL可以用于描述以下哪些元素？（）
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