判斷題有限狀態(tài)機(jī)描述方式特別適用于具有順序執(zhí)行特征的數(shù)字系統(tǒng)控制器的設(shè)計(jì),與單片機(jī)控制相比,其工作頻率可以更高。
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1.多項(xiàng)選擇題在ADC0809采樣控制狀態(tài)機(jī)設(shè)計(jì)中,由狀態(tài)機(jī)提供的控制輸出信號(hào)包括()。
A.啟動(dòng)轉(zhuǎn)換信號(hào)START
B.輸出允許信號(hào)OE
C.輸出鎖存允許信號(hào)LOCK
D.轉(zhuǎn)換結(jié)束信號(hào)EOC
E.地址鎖存允許信號(hào)ALE
3.多項(xiàng)選擇題FPGA中的嵌入式存儲(chǔ)器塊如M9K容量是可編程的,可以實(shí)現(xiàn)的容量包含下面哪些?()
A.4K*2bit
B.0.5K*16bit
C.1K*8bit
D.8K*1bit
E.2K*4bit
4.單項(xiàng)選擇題VHDL源程序的文件名應(yīng)與()相同,否則無(wú)法通過(guò)編譯。
A.實(shí)體名
B.程序包名
C.結(jié)構(gòu)體名
D.設(shè)計(jì)者任意命名
E.進(jìn)程名
5.單項(xiàng)選擇題全程編譯成功后要觀(guān)察生成的硬件電路構(gòu)成可以使用的工具是()。
A.Pin Planner
B.RTLViewer
C.Frogrammer
D.Node Fider
最新試題
請(qǐng)簡(jiǎn)要論述時(shí)序邏輯電路的工作原理及其在數(shù)字系統(tǒng)中的應(yīng)用。
題型:?jiǎn)柎痤}
簡(jiǎn)述Vivado設(shè)計(jì)流程。
題型:?jiǎn)柎痤}
請(qǐng)論述編碼器(Encoder)的工作原理及應(yīng)用。
題型:?jiǎn)柎痤}
若階梯波電路輸出正階梯,如何改進(jìn)設(shè)計(jì)?
題型:?jiǎn)柎痤}
Vivado軟件提供哪些功能?()
題型:多項(xiàng)選擇題
Verilog HDL可以用于描述以下哪些元素?()
題型:?jiǎn)雾?xiàng)選擇題
PSpice中的仿真類(lèi)型可以包括()。
題型:?jiǎn)雾?xiàng)選擇題
如何權(quán)衡起振時(shí)間和波形幅度失真的矛盾?
題型:?jiǎn)柎痤}
調(diào)節(jié)電路中哪些元器件的值可以改變階梯波的階梯個(gè)數(shù)?
題型:?jiǎn)柎痤}
VHDL中的選擇(Case)語(yǔ)句用于根據(jù)輸入信號(hào)的值執(zhí)行不同的操作,類(lèi)似于編程語(yǔ)言中的if語(yǔ)句。
題型:判斷題